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  • 多彩な最適化技術
    • eXCiteには様々な高位合成技術が搭載されています。これにより、単純にスケジューリングした場合に比べて性能を大幅に上げることが可能です。例えば、符号ビットが存在しない変数の乗算であれば、演算コストの削減最適化により、シフタと加算に変換されます。このような基本最適化技術やパイプライン合成、ビット最適化、Loop 最適化なども搭載されています。設計者は、これらの技術を自動または、ツールオプションを指定することで利用することができます。

  • 通信合成
    • eXCiteでは、単純なWireのポートを作成するのは勿論、各種バス、FIFO、メモリ、レジスタなどの様々なインターフェースを割り付けることができます。例えば、ALTERA社のAvalon インタフェースへ割り付けることも可能です。設計者は、ツール上でどのインターフェースへ割り付けるかを選択するだけです。

      右図は、通信関数に対してALTERA社Avalon インターフェースを割付けた例です。C言語上では、単純な通信関数で分割Cファイル間を連結します。これを、eXCite上でどのようなインターフェースへ割付けるか選択をするだけでバスに接続するための回路や必要なポートが合成されます。

      通信合成の利点は、Cファイルを殆ど書き換えることなく、登録されているインターフェースへ割付が可能なことです。通信合成を利用することで、設計者は面倒なインターフェース設計から解放され、また、迅速にインターフェース仕様の変更に対応することが可能となります。

      なお、お客様独自のバスやメモリなどについては、カスタムでライブラリ開発可能です。

  • 自動テストベンチ生成
    • 通常、設計したRTL HDLの動作を実際に確認したり、SWで処理したものとの比較をする場合は、設計したRTL HDL向けのテスト環境が必要となります。eXCiteは、HDLシミュレータ単体で動作させることのできるテスト環境を自動的に生成します。これにより、合成されたHDLに問題が無いか、SWと比べてどれ位の性能になるかなどを確実かつ一切のHDL設計なしに判断できます。また、浮動小数点の場合は、SW処理との誤差も確認することもできます。

  • IP再利用
    • eXCiteは浮動小数点IPや論理合成可能な各種演算、ストレージのIPを標準で搭載しています。また、受託設計により、お客様のお持ちの設計資産(演算系、ストレージ系、バスなど)を登録し、ご提供することが可能です。登録された設計資産は、C言語の関数やオペレータなどにより再利用できます。

  • 浮動小数点演算
    • eXCiteは、浮動小数点型を含むCアルゴリズムを合成することができます。これにより、設計者は浮動小数点演算を含むCアルゴリズムを簡単にHW化できます。浮動小数点を利用する場合は、浮動小数点の各IPが必要になりますが、eXCiteは、FPGAベンダが提供するIP、IPベンダ(Desigtal Core Design 社)が提供する最適化されたIP、さらに浮動小数点IPそのものをeXCiteで合成し利用できます。eXCite4.0からは、FPGAベンダ提供の各種IPを使用するIPTライブラリを搭載し、より高品質のFPGA設計を実現します。

  • ASIC 対応
    • eXCiteは、FPGAは勿論、ASICへも対応が可能です。ASIC 向けに合成する場合は、各社ASICベンダのテクノロジファイル(.db や .lib ファイル)と利用する論理合成ツール(Synopsys Design Compiler、Cadence BuildGates/RTL Compiler など)があれば、eXCite 向きのテクノロジライブラリを自動生成することができます。

  • FPGAボード(LogicBench/VirtualTurbo
    • プロトタイプFPGA向けのソリューションとして、株式会社ソリトンシステムズは eXCiteと日立情報通信エンジニアリング株式会社製 LogicBench/VirtualTurbo とのシームレスな連携環境を提供しております。eXCiteとソリトンシステムズ提供のeXCite-LogicBench連携ライブラリを用いることで、RTL 設計を一切行うことなく LogicBench を利用することができます。

      このシステムを利用し、SWアルゴリズムの HW 化の検討は勿論、どの部分を HW 化すれば効率よくなるかを十分考慮した、システムアーキテクチャを比較検討できます。

      eXCite-LogicBench連携についての詳細は、ソリトンシステムズまでお問い合わせください。

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